AVX鉭電容的優點和鉭電容最新技術

鉭電容的使用迄今已接近60年，它以長期可靠性和容值密度而著稱。鉭電容在軍用和商用航空電子、可植入醫療電子、筆記本電腦、智能手機及工業自動化和控制系統設計中居于中心地位。

鉭電容受歡迎的主要因素是其體積效率產生的高單位體積容值。容值公式如下：C=(kA)/d

其中：

C=容值

k=介電常數

A=表面面積

d=電介質厚度

憑借極大的表面面積、高介電常數和相對較薄的電介質層，鉭電容可在1μF至2,200μF容值范圍內和最大50 V外加電壓條件提供最佳的容值密度。

高級鉭粉和高效率封裝的結合使鉭電容領先于替代技術。例如，目前的鉭電容能夠以0402外殼尺寸在4V充電電壓下提供22μF容值。在電壓范圍的另一端，我們可找到采用單個封裝，在50V充電電壓下提供47μF容值的鉭電容。

傳統鉭電容的陰極系統使用二氧化錳(MnO2)材料。這種半導體材料提供自愈機制(這可帶來長期穩定性)且相對便宜。但其富氧配方在高熱的極端環境中容易導致起火。自上世紀90年代中期以來，導電聚合物技術趨于成熟，從而與MnO2產品形成互補。由于導電率顯著高于MnO2，導電聚合物可降低ESR。這一進展與消除敏感應用中的起火危險相結合，推動了相關企業對這種技術的投資。

鉭電容設計的進步

制造商提供種類廣泛的鉭電容產品系列，它們針對各種具體特征進行優化，并瞄準不同的應用和細分市場。這些不同的產品系列提供的優化包括更低的ESR、更小的尺寸、高可靠性(面向軍用、汽車和醫療應用)、更小的直流漏電流、更低的ESL和更高的工作溫度。本文側重其中兩個領域：更低的ESR和更小的尺寸。

更低的ESR – 為實現最低ESR而優化，這些器件在脈沖或交流應用中提供更高的效率，在高噪聲環境中提供更出色的濾波性能。

更小的尺寸 – 結合高CV鉭粉的使用和高效率封裝，這些器件以緊湊尺寸提供高容值，適用空間緊張的應用，如智能手機、平板電腦和其他手持式消費電子設備。

低ESR鉭電容

減小ESR一直是鉭電容設計的重要研究領域之一。鉭粉的選擇和生產期間涂敷陰極材料時所用的工藝對ESR有顯著影響。但是，對于給定的額定值(容值、電壓、尺寸)，這些因素主要為設計約束并在目前的最先進器件上得到基本解決。使ESR減小的兩個最主要因素是：陰極材料用導電聚合物替代MnO2，引線框架材料從鐵鎳合金改為銅(Cu)。

傳統鉭電容的ESR主要源于陰極材料MnO2。如圖1所示，MnO2的導電率約為0.1S/cm。相比之下，導電聚合物(如聚3,4-乙烯二氧噻吩)的導電率在100S/cm范圍內。導電率的這一增加直接轉換為ESR的顯著減小。

在圖2中，不同額定值下的ESR-頻率曲線顯示了鉭電容器采用聚合物陰極系統的優勢。通過直接比較MnO2和聚合物設計在A外殼 6.3 V / 47 μF額定值條件下的ESR-頻率曲線，可以看出在100 kHz頻率下聚合物設計使ESR的減小幅度多達一個數量級。

引線框架材料是改用導電率更高的材料后可改善ESR的另一個領域。如圖3中的電容橫截面所示，引線框架提供從內部電容器元件到封裝外部的電連接。

鐵鎳合金(如Alloy 42)一直是引線框架材料傳統選擇。這些合金的優點包括低熱膨脹系數、低成本和制造中的易用性。銅引線框架材料加工方面的改進使其能夠用于鉭電容設計。由于導電率是Alloy 42的100倍，銅的使用對ESR有重要影響。例如，采用A外殼(EIA 3216)和傳統引線框架的100μF/6.3V T55聚合物鉭電容在100kHz和25°C條件下提供70mΩ的最大ESR。通過改為銅引線框架，最大ESR可減小到40mΩ。

緊湊鉭電容

改善鉭電容設計體積效率(容值密度)的兩個主要因素是鉭粉的演變和封裝的改進。

電容設計中使用的鉭粉的質量因數是：(容值?電壓)/質量，簡寫為CV/g。大規模生產中使用的鉭粉的演變如圖4所示。CV/g的這些增加與更小的顆粒尺寸和粉末純度改善有關。在電容設計中使用這些材料本身就是一個復雜的研究領域，需要大量研發投資。


使鉭電容設計尺寸減小的另一個重要因素是超高效封裝技術的發展。業內使用的最常見封裝技術是引線框架設計。這種結構具有非常高的制造效率，從而可以降低成本和提高產能。對于不受制于空間的應用，這些器件仍然是可行的解決方案。


但是，在主要設計標準是增加密度的許多電子系統中，能夠減小元件尺寸是一個重要優勢。在此方面，制造商在封裝技術上已經取得了若干進展。如圖5所示，與標準引線框架結構相比，無引線框架設計可改善體積效率。通過減小提供外部連接所需的機械結構的尺寸，這些器件可利用該額外可用空間來增加電容元件的尺寸，從而增加容值和/或電壓。

在最新一代封裝技術中，Vishay擁有專利的多陣列封裝(MAP)結構通過使用位于封裝末端的金屬化層來提供外部連接使體積效率進一步改善。該結構通過完全消除內部陽極連接使電容元件尺寸在可用體積范圍內實現最大化。為進一步說明體積效率的改善，請看圖6。從圖中可以明顯看出電容元件的體積增加了60%以上。這一增加可用于優化器件，以增加容值和/或電壓、減小DCL以及提高可靠性。

Vishay MAP結構的另一個好處是減小ESL。MAP結構可通過消除環包的機械引線框架顯著減小既有電流回路的尺寸。通過使電流回路最小化，可顯著減小ESL。如圖7所示，與標準引線框架結構相比，這一減小可達到30%之多。ESL的減小對應于自諧振頻率的增加，這可擴大電容的工作頻率范圍。